Depuração em circuito FPGA baseada no núcleo de análise lógica

Resumo: Informações sobre depuração em circuitos de FPGAs baseadas em núcleo de análise lógica são fornecidas por excelentes fabricantes de medidores de vazão e fabricantes de medidores de vazão. À medida que os FPGAs incorporam cada vez mais recursos, a necessidade de ferramentas de depuração eficazes se tornará crítica. O planejamento prévio cuidadoso dos recursos de visibilidade interna permitirá que a equipe de desenvolvimento adote a estratégia de depuração correta para concluir suas tarefas de projeto mais rapidamente. "Eu conheço minha configuração". Mais fabricantes de medidores de vazão escolhem modelos e orçamentos. Sinta-se à vontade para perguntar. A seguir, os detalhes do artigo sobre depuração em circuitos de FPGAs baseada em núcleo de análise lógica. À medida que os FPGAs incorporam cada vez mais recursos, a necessidade de ferramentas de depuração eficazes se tornará crítica. O planejamento prévio cuidadoso dos recursos de visibilidade interna permitirá que a equipe de desenvolvimento adote a estratégia de depuração correta para concluir suas tarefas de projeto mais rapidamente. "Sei que há um problema no meu projeto, mas não tenho a visibilidade interna necessária para encontrá-lo rapidamente." Depurar sistemas baseados em FPGAs pode ser frustrante devido à falta de visibilidade interna adequada. Com FPGAs maiores, que frequentemente abrangem todo o sistema, a visibilidade da depuração se torna um grande problema. Para obter visibilidade interna, os engenheiros de projeto devem dedicar alguns pinos como pinos de depuração, em vez de realmente usá-los no projeto. Quais ferramentas estão disponíveis para fazer medições de traços internos em FPGAs? Quais outras técnicas podem maximizar a visibilidade interna com uma contagem fixa de pinos? Os engenheiros de projeto de FPGAs têm dois métodos para fazer medições de traços internos: 1. Rotear os nós para os pinos e testar usando um analisador lógico externo tradicional. 2. Inserir um núcleo de analisador lógico no projeto do FPGA e rotear as capturas de traços salvas pela memória interna do FPGA via JTAG. Análise Lógica: Os desenvolvedores de FPGAs tomam decisões importantes no início do processo de projeto, determinando consciente ou inconscientemente como seus projetos podem ser depurados. A maneira mais comum de obter visibilidade em um FPGA interno é usar um analisador lógico para rotear os nós internos de interesse para os pinos sondados pelo analisador. Essa abordagem fornece traços de memória profundos, onde a causa do problema e seus efeitos podem ser separados por um grande intervalo de tempo. Analisadores lógicos são bons em medir eventos assíncronos que podem escapar da simulação. Um exemplo é a interação de dois ou mais domínios de clock com frequências não correlacionadas. O analisador lógico fornece disparos poderosos e as medições resultantes podem ser correlacionadas temporalmente a outros eventos do sistema. Analisadores lógicos tradicionais fornecem modos de estado e temporização para que os dados possam ser capturados de forma síncrona ou assíncrona. No modo de temporização, os projetistas podem ver a relação entre as transições de sinal. No modo de estado, o projetista tem a capacidade de observar o barramento em relação ao relógio de estado. O modo de status é especialmente útil ao depurar caminhos de dados onde os valores do barramento são críticos. Medições eficazes no mundo real exigem um planejamento cuidadoso com antecedência. A principal desvantagem a ser considerada ao usar um analisador lógico tradicional é rotear a saída do nó para um pino sondável. Analisadores lógicos tradicionais podem observar apenas sinais roteados para pinos. Como os potenciais problemas de depuração no circuito ainda não são conhecidos, os engenheiros de projeto podem dedicar apenas alguns pinos para depuração. Uma contagem tão baixa de pinos pode não fornecer visibilidade suficiente para resolver o problema em questão, atrasando a conclusão do projeto. Uma maneira de manter a visibilidade interna e, ao mesmo tempo, reduzir o número de pinos dedicados à depuração é inserir multiplexadores de comutação no projeto (veja a Figura 1). Por exemplo, quando um projeto de FPGA entra no circuito, ele pode precisar observar 128 nós internos, o que requer o rastreamento de 32 canais por vez. Nesse caso, multiplexadores podem ser implementados no projeto do FPGA para rotear 32 nós em um determinado momento. Para programar o multiplexador, o engenheiro de projeto pode baixar um novo arquivo de configuração e comutar os sinais usando JTAG ou roteando pelas linhas de controle do multiplexador. Durante a fase de projeto, a inserção do multiplexador de teste deve ser cuidadosamente planejada. Caso contrário, o engenheiro de projeto pode acabar não conseguindo acessar os nós que precisam ser depurados ao mesmo tempo. Figura 1: A inserção do multiplexador de teste permite que o engenheiro de projeto roteie um subconjunto dos sinais internos, conforme mostrado no rastreamento capturado pelo Agilent16702B. Uma segunda maneira de minimizar o número de pinos dedicados à depuração é a multiplexação por divisão de tempo (TDM). A multiplexação por TDM é frequentemente usada para prototipagem, onde vários FPGAs são usados ​​como protótipos para um único ASIC para minimizar o número de pinos dedicados à depuração. Essa técnica funciona melhor com circuitos internos mais lentos. Suponha que um projeto de 50 MHz usando um barramento de 8 bits (20 ns entre bordas de clock) requer visibilidade no circuito. Use 100 MHz para amostrar os 4 bits inferiores durante os primeiros 10 ns e os 4 bits superiores durante os segundos 10 ns. Dessa forma, com apenas 4 pinos, todos os 8 bits de informação de depuração podem ser capturados em cada ciclo de 20 ns. Após a captura de um traço, o traço de 8 bits pode ser reconstruído combinando capturas sucessivas de 4 bits. A multiplexação por TDM também apresenta algumas desvantagens. Se os traços forem capturados com um analisador lógico tradicional, o disparo se torna muito complexo e sujeito a erros.

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