Débogage en circuit FPGA basé sur le noyau d'analyse logique

Résumé : Les informations de débogage en circuit des FPGA basées sur le cœur d'analyse logique sont fournies par d'excellents fabricants de débitmètres , de produits de production et de devis de débitmètres. Avec l'augmentation des capacités des FPGA, le besoin d'outils de débogage efficaces deviendra crucial. Une planification minutieuse et préalable des capacités de visibilité interne permettra à l'équipe de développement d'adopter la stratégie de débogage appropriée pour accélérer ses tâches de conception. Je connais ma configuration. De plus en plus de fabricants de débitmètres choisissent des modèles et des devis. N'hésitez pas à nous contacter. Vous trouverez ci-dessous les détails de l'article sur le débogage en circuit des FPGA basé sur le cœur d'analyse logique. Avec l'augmentation des capacités des FPGA, le besoin d'outils de débogage efficaces deviendra crucial. Une planification minutieuse et préalable des capacités de visibilité interne permettra à l'équipe de développement d'adopter la stratégie de débogage appropriée pour accélérer ses tâches de conception. « Je sais qu'il y a un problème dans ma conception, mais je n'ai pas la visibilité interne nécessaire pour l'identifier rapidement. » Le débogage des systèmes FPGA peut être frustrant en raison du manque de visibilité interne. Avec les FPGA de plus grande taille, qui englobent souvent l'ensemble du système, la visibilité du débogage devient un enjeu majeur. Pour obtenir une visibilité interne, les ingénieurs concepteurs doivent dédier certaines broches au débogage plutôt que de les utiliser directement dans la conception. Quels outils sont disponibles pour effectuer des mesures de traces internes sur les FPGA ? Quelles autres techniques permettent d'optimiser la visibilité interne avec un nombre de broches fixe ? Les ingénieurs concepteurs FPGA disposent de deux méthodes pour effectuer des mesures de traces internes : 1. Acheminer les nœuds vers les broches et tester à l'aide d'un analyseur logique externe traditionnel. 2. Intégrer un cœur d'analyseur logique dans la conception FPGA et acheminer les captures de traces enregistrées par la mémoire interne du FPGA via JTAG. Analyse logique : les développeurs de FPGA prennent des décisions importantes dès le début du processus de conception, déterminant consciemment ou inconsciemment comment leurs conceptions peuvent être déboguées. La méthode la plus courante pour obtenir une visibilité sur un FPGA interne consiste à utiliser un analyseur logique pour acheminer les nœuds internes d'intérêt vers les broches sondées par l'analyseur. Cette approche fournit des traces en mémoire profonde où la cause du problème et ses effets peuvent être séparés par un intervalle de temps important. Les analyseurs logiques sont performants pour mesurer les événements asynchrones susceptibles d'échapper à la simulation. L'interaction de deux domaines d'horloge ou plus avec des fréquences non corrélées en est un exemple. L'analyseur logique offre un déclenchement puissant et les mesures obtenues peuvent être corrélées temporellement à d'autres événements système. Les analyseurs logiques traditionnels proposent des modes d'état et de temporisation permettant la capture des données de manière synchrone ou asynchrone. En mode temporisation, les concepteurs peuvent visualiser la relation entre les transitions de signaux. En mode état, le concepteur peut observer le bus par rapport à l'horloge d'état. Le mode état est particulièrement utile pour le débogage des chemins de données où les valeurs du bus sont critiques. Des mesures efficaces en conditions réelles nécessitent une planification minutieuse. Le principal compromis à prendre en compte lors de l'utilisation d'un analyseur logique traditionnel est le routage de la sortie du nœud vers une broche probabilisable. Les analyseurs logiques traditionnels ne peuvent observer que les signaux routés vers les broches. Les problèmes potentiels de débogage en circuit n'étant pas encore connus, les ingénieurs concepteurs peuvent n'y consacrer que quelques broches. Un nombre de broches aussi faible peut ne pas offrir une visibilité suffisante pour résoudre le problème, ce qui retarde l'achèvement du projet. Une façon de maintenir la visibilité interne tout en réduisant le nombre de broches dédiées au débogage consiste à insérer des multiplexeurs de commutation dans la conception (voir Figure 1). Par exemple, lorsqu'un FPGA est intégré au circuit, il peut être nécessaire d'observer 128 nœuds internes, ce qui nécessite le suivi simultané de 32 canaux. Dans ce cas, des multiplexeurs peuvent être implémentés dans la conception FPGA pour router 32 nœuds en un temps donné. Pour programmer le multiplexeur, l'ingénieur concepteur peut télécharger un nouveau fichier de configuration et commuter les signaux via JTAG ou via les lignes de contrôle du multiplexeur. Lors de la phase de conception, l'insertion du multiplexeur de test doit être soigneusement planifiée. Dans le cas contraire, l'ingénieur concepteur risque de ne pas pouvoir accéder simultanément aux nœuds à déboguer. Figure 1 : L'insertion du multiplexeur de test permet à l'ingénieur concepteur de router un sous-ensemble des signaux internes, comme le montre la trace capturée par l'Agilent16702B. Une deuxième façon de minimiser le nombre de broches dédiées au débogage est le multiplexage temporel (TDM). Le multiplexage TDM est souvent utilisé pour le prototypage, où plusieurs FPGA servent de prototypes pour un seul ASIC afin de minimiser le nombre de broches dédiées au débogage. Cette technique est particulièrement efficace avec des circuits internes plus lents. Supposons qu'une conception à 50 MHz utilisant un bus 8 bits (20 ns entre les fronts d'horloge) nécessite une visibilité en circuit. Utilisez 100 MHz pour échantillonner les 4 bits inférieurs pendant les 10 premières ns et les 4 bits supérieurs pendant les 10 ns suivantes. Ainsi, avec seulement 4 broches, les 8 bits d'informations de débogage peuvent être capturés à chaque cycle de 20 ns. Après la capture d'une trace, celle-ci peut être reconstruite en combinant des captures successives de 4 bits. Le multiplexage TDM présente également des inconvénients. Si les traces sont capturées avec un analyseur logique traditionnel, le déclenchement devient très complexe et sujet aux erreurs.

Une tactique de gestion de plus en plus populaire pour améliorer les performances de résolution de problèmes du débitmètre massique consiste à augmenter la connectivité, ou ce que les universitaires appellent le regroupement, de l'organisation.

Pour en savoir plus sur le débitmètre massique à ultrasons à insertion, consultez le site Sincerity Flow Meter pour plus d'avis, de conseils et d'astuces. Beijing Sincerity Automatic Equipment Co., Ltd. vous offre toutes les options possibles. Visitez-nous !

Vous recherchez des fabricants en Chine ? Beijing Sincerity Automatic Equipment Co., Ltd est le choix idéal. Nous sommes un fabricant et fournisseur réputé de débitmètres vortex et massiques Rosemount en Chine.

Mais nous pensons qu'il est crucial de prendre en compte les chaînes d'approvisionnement des débitmètres massiques. Même de simples changements de matériaux, d'approvisionnement, d'expédition ou d'avantages sociaux semblent être un bon point de départ.

Mais les programmes de fidélité ne sont pas seulement une aubaine pour les clients : Sincerity a accès à des tonnes de données précieuses pour les campagnes de marketing opt-in.