Depuración en circuito de FPGA basada en el núcleo de análisis lógico

Resumen: Excelentes fabricantes de caudalímetros y sus productos y servicios de producción y cotización proporcionan información de depuración en circuito de FPGA basada en el núcleo de análisis lógico. A medida que los FPGA incorporan más capacidades, la necesidad de herramientas de depuración eficaces se vuelve crucial. Una planificación cuidadosa y anticipada de las capacidades de visibilidad interna permitirá al equipo de desarrollo adoptar la estrategia de depuración correcta para completar sus tareas de diseño con mayor rapidez. Conozco mi configuración. Cada vez más fabricantes de caudalímetros eligen modelos y cotizaciones. Le invitamos a consultar. A continuación, se detalla el artículo sobre la depuración en circuito de FPGA basada en el núcleo de análisis lógico. A medida que los FPGA incorporan más capacidades, la necesidad de herramientas de depuración eficaces se vuelve crucial. Una planificación cuidadosa y anticipada de las capacidades de visibilidad interna permitirá al equipo de desarrollo adoptar la estrategia de depuración correcta para completar sus tareas de diseño con mayor rapidez. "Sé que hay un problema en mi diseño, pero no tengo la visibilidad interna necesaria para encontrarlo rápidamente". Depurar sistemas basados ​​en FPGA puede ser frustrante debido a la falta de visibilidad interna adecuada. Con FPGAs de mayor tamaño, que a menudo abarcan todo el sistema, la visibilidad de depuración se convierte en un problema importante. Para obtener visibilidad interna, los ingenieros de diseño deben asignar algunos pines a pines de depuración en lugar de usarlos en el diseño. ¿Qué herramientas existen para realizar mediciones de trazas internas en FPGAs? ¿Qué otras técnicas pueden maximizar la visibilidad interna con un número fijo de pines? Los ingenieros de diseño de FPGAs tienen dos métodos para realizar mediciones de trazas internas: 1. Dirigir los nodos a los pines y realizar pruebas con un analizador lógico externo tradicional. 2. Insertar un núcleo de analizador lógico en el diseño de FPGA y dirigir las capturas de trazas guardadas en la memoria interna de la FPGA mediante JTAG. Análisis lógico: Los desarrolladores de FPGAs toman decisiones importantes al principio del proceso de diseño, determinando, consciente o inconscientemente, cómo se pueden depurar sus diseños. La forma más común de obtener visibilidad en una FPGA interna es utilizar un analizador lógico para dirigir los nodos internos de interés a los pines que el analizador sondea. Este enfoque proporciona trazas de memoria profundas donde la causa del problema y sus efectos pueden separarse por un amplio intervalo de tiempo. Los analizadores lógicos son eficaces para medir eventos asíncronos que escapan a la simulación. Un ejemplo es la interacción de dos o más dominios de reloj con frecuencias no correlacionadas. El analizador lógico proporciona un potente disparo, y las mediciones resultantes pueden correlacionarse temporalmente con otros eventos del sistema. Los analizadores lógicos tradicionales ofrecen modos de estado y temporización para que los datos se puedan capturar de forma síncrona o asíncrona. En el modo de temporización, los diseñadores pueden ver la relación entre las transiciones de señal. En el modo de estado, el diseñador puede observar el bus en relación con el reloj de estado. El modo de estado es especialmente útil al depurar rutas de datos donde los valores del bus son críticos. Para realizar mediciones efectivas en el mundo real, se requiere una planificación cuidadosa con antelación. La principal desventaja a considerar al usar un analizador lógico tradicional es enrutar la salida del nodo a un pin sondeable. Los analizadores lógicos tradicionales solo pueden observar señales enrutadas a pines. Dado que aún se desconocen los posibles problemas de depuración en el circuito, los ingenieros de diseño pueden dedicar solo unos pocos pines a la depuración. Un número tan bajo de pines puede no proporcionar suficiente visibilidad para resolver el problema en cuestión, lo que retrasa la finalización del proyecto. Una forma de mantener la visibilidad interna y, al mismo tiempo, reducir la cantidad de pines dedicados a la depuración es insertar multiplexores de conmutación en el diseño (véase la Figura 1). Por ejemplo, al incorporar un diseño de FPGA al circuito, es posible que deba observar 128 nodos internos, lo que requiere el seguimiento de 32 canales simultáneamente. En este caso, se pueden implementar multiplexores en el diseño de FPGA para enrutar 32 nodos simultáneamente. Para programar el multiplexor, el ingeniero de diseño puede descargar un nuevo archivo de configuración y conmutar las señales mediante JTAG o enrutamiento a través de las líneas de control del multiplexor. Durante la fase de diseño, la inserción del multiplexor de prueba debe planificarse cuidadosamente. De lo contrario, el ingeniero de diseño podría no poder acceder simultáneamente a los nodos que necesitan depurarse. Figura 1: La inserción del multiplexor de prueba permite al ingeniero de diseño enrutar un subconjunto de las señales internas, como se muestra en la traza capturada por el Agilent16702B. Una segunda forma de minimizar la cantidad de pines dedicados a la depuración es la multiplexación por división de tiempo (TDM). La multiplexación TDM se utiliza a menudo para la creación de prototipos, donde se utilizan múltiples FPGA como prototipos para un solo ASIC para minimizar la cantidad de pines dedicados a la depuración. Esta técnica funciona mejor con circuitos internos más lentos. Supongamos que un diseño de 50 MHz con un bus de 8 bits (20 ns entre flancos de reloj) requiere visibilidad en el circuito. Utilice 100 MHz para muestrear los 4 bits inferiores durante los primeros 10 ns y los 4 bits superiores durante los segundos 10 ns. De esta manera, con solo 4 pines, se pueden capturar los 8 bits de información de depuración en cada ciclo de 20 ns. Después de capturar una traza, la traza de 8 bits se puede reconstruir combinando capturas sucesivas de 4 bits. La multiplexación TDM también tiene algunas desventajas. Si las trazas se capturan con un analizador lógico tradicional, el disparo se vuelve muy complejo y propenso a errores.

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