Com base na análise lógica do kernel da depuração do circuito FPGA

Resumo: Com base na análise lógica do kernel do circuito FPGA, as informações de depuração produzidas por um excelente medidor de vazão , o fabricante do medidor de vazão oferece um orçamento. Com o FPGA se tornando cada vez mais poderoso, a necessidade de ferramentas de depuração eficazes se tornará crucial. Um planejamento cuidadoso com antecedência, considerando as habilidades visuais internas, permitirá que a YanZhiZu adote a estratégia de depuração correta e conclua sua tarefa de projeto com mais rapidez. Eu sei que meu conjunto... Mais fabricantes de medidores de vazão escolhem o modelo de cotação de preço. Sinta-se à vontade para perguntar. Aqui estão os detalhes do artigo sobre depuração de circuitos FPGA baseados na análise lógica do kernel. Com o FPGA se tornando cada vez mais poderoso, a necessidade de ferramentas de depuração eficazes se tornará crucial. Um planejamento cuidadoso com antecedência, considerando as habilidades visuais internas, permitirá que a YanZhiZu adote a estratégia de depuração correta e conclua sua tarefa de projeto com mais rapidez. "Sei que há um problema no meu projeto, mas não tenho a capacidade visual interna necessária para encontrá-los rapidamente." Devido à falta de visibilidade interna adequada, a depuração do sistema FPGA pode ser prejudicada. O uso geralmente inclui o FPGA, o que torna a capacidade visual de depuração do sistema um grande problema. Para visibilidade interna, o engenheiro de projeto deve considerar alguns pinos usados ​​em pinos de depuração, e não os realmente usados ​​no projeto. Quais ferramentas podem ser usadas para medição de traços internos em FPGAs? Qual tecnologia está disponível para o número fixo de pinos em relação à capacidade visual interna russa? Existem dois tipos de engenheiros de projeto de FPGA para métodos de medição de traços internos: 1. Roteamento de nós para pinos, usando o analisador lógico externo tradicional para testes. 2. Inserir um analisador lógico é o núcleo no projeto do FPGA, por meio do JTAG salvo pela saída de roteamento de captura de traços da memória interna do FPGA. Os desenvolvedores de análise lógica de FPGA desejam estar no estágio inicial do projeto para tomar decisões importantes, podendo determinar como depurar seu projeto, consciente ou inconscientemente. Entrando na visibilidade do FPGA, o método comumente usado é o uso do analisador lógico, interessado no roteamento de nós internos para o analisador para detectar pinos. Essa abordagem fornece um rastreamento profundo da memória para as causas desse problema, e sua influência pode ter um longo intervalo de tempo. Analisadores lógicos podem medir eventos assíncronos de simulação de escape. Um exemplo é a frequência relativa de interação de dois ou mais domínios de clock. O analisador lógico fornece um gatilho poderoso para os resultados medidos, podendo estabelecer correlação temporal com outros eventos do sistema. O analisador lógico tradicional fornece modo de status e temporização, de modo que a captura de dados pode ser síncrona ou assíncrona. No modo de temporização, o engenheiro de projeto pode ver a relação entre os saltos de sinal. No modelo de estado, o engenheiro de projeto tem a capacidade de observar o estado do barramento em relação ao barramento. Quando o valor do barramento de depuração é crucial para o caminho de dados, o padrão de estado é particularmente útil. Medições eficazes no mundo real requerem planejamento cuidadoso com antecedência. Usando o analisador lógico tradicional para considerar a principal medida é colocar o roteamento do nó de saída para detectar pinos. O analisador lógico tradicional pode observar apenas o roteamento do sinal para o pino. Como não se conhece o potencial de problemas de depuração dentro do circuito, o engenheiro de projeto pode usar apenas alguns pinos para depuração. Um número tão pequeno de pinos pode não ser suficiente para fornecer capacidade visual suficiente, resolvendo o problema em questão, de modo a atrasar a conclusão deste projeto. Manter as capacidades visuais internas, bem como reduzir o número de pinos dedicados à depuração inseridos no projeto de um tipo de método está no multiplexador de comutação (ver Figura 1). Ao projetar um circuito FPGA, por exemplo, pode ser necessário olhar para dentro dos 128 nós, o que requer um rastreamento de 32 canais. Neste caso, pode ser realizado no multiplexador de projeto FPGA, roteando 32 nós em um determinado momento. Para programar o multiplexador, os engenheiros de projeto podem baixar o novo arquivo de configuração, usar o JTAG ou, através da linha de controle no multiplexador, roteando o sinal do switch. Na fase de projeto, deve-se planejar cuidadosamente o teste do multiplexador inserido. Caso contrário, o engenheiro de projeto pode parar o nó que não pode ser acessado ao mesmo tempo que precisa de depuração. Figura 1: inserção do multiplexador de teste para que o engenheiro de projeto tenha a capacidade de rotear um subconjunto do diagrama de sinal interno para o traço capturado pelo Agilent16702B. O segundo método para o pequeno número de pinos dedicados à depuração Zui é a multiplexação por divisão de tempo (TDM). A multiplexação TDM é frequentemente usada para projetar protótipos, com o chip FPGA como um protótipo ASIC único, usado para pequenos números de pinos dedicados à depuração Zui. A tecnologia do circuito interno Zui é adequada para processamento mais lento. Suponha que o barramento de 8 bits tenha um design de 50 MHz (o clock é de 20 ns) entre os dois. A visibilidade dentro do circuito é necessária. Use amostragem de 100 MHz durante o bit 4 baixo de 10 ns e a amostragem alta de 10 ns durante o segundo. Com apenas quatro pinos, ele pode capturar 20 ns em cada ciclo para todas as oito informações de depuração. Após a captura do rastreamento, a combinação de quatro capturas pode reconstruir oito rastreamentos. A multiplexação TDM também apresenta algumas desvantagens.

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