Basé sur l'analyse logique du noyau du débogage du circuit FPGA

Résumé : Basé sur l'analyse logique du noyau du circuit FPGA, le fabricant de débitmètres vous propose un devis. Avec le développement des FPGA, le besoin d'outils de débogage performants devient crucial. Une planification minutieuse, en amont de la visualisation interne, permettra à YanZhiZu d'adopter une stratégie de débogage adaptée et de finaliser plus rapidement sa conception. Je connais mon ensemble. De plus en plus de fabricants de débitmètres choisissent un devis. N'hésitez pas à nous contacter. Voici des informations détaillées sur le débogage du circuit FPGA, basées sur l'analyse logique du noyau. Avec le développement des FPGA, le besoin d'outils de débogage performants devient crucial. Une planification minutieuse, en amont de la visualisation interne, permettra à YanZhiZu d'adopter une stratégie de débogage adaptée et de finaliser plus rapidement sa conception. « Je sais qu'il y a un problème dans ma conception, mais je ne dispose pas de la visualisation interne nécessaire pour identifier rapidement les problèmes. » Faute d'une visibilité interne adéquate, le débogage du système FPGA peut être entravé. L'utilisation d'un FPGA implique généralement une plus grande capacité de débogage du système, ce qui peut poser problème. Pour une visibilité interne, l'ingénieur concepteur doit prendre en compte certaines broches utilisées pour le débogage, et non celles réellement utilisées lors de la conception. Quels outils peuvent être utilisés pour la mesure des traces internes d'un FPGA ? Quelle technologie est disponible pour la visualisation interne ZUI russe à nombre de broches fixe ? Deux méthodes de mesure des traces internes sont utilisées par l'ingénieur concepteur FPGA : 1. Le routage des nœuds vers les broches, avec l'utilisation d'un analyseur logique externe traditionnel pour les tests. 2. L'intégration d'un analyseur logique au cœur de la conception FPGA, via la sauvegarde JTAG et la capture des traces en mémoire interne du FPGA, ainsi que le routage des sorties. Les développeurs d'analyse logique FPGA souhaitent intervenir dès les premières étapes de la conception afin de prendre des décisions importantes et de déterminer comment déboguer leur conception, consciemment ou non. Pour accéder à la visibilité interne du FPGA, la méthode couramment utilisée par ZUI est l'utilisation d'un analyseur logique, qui s'intéresse au routage des nœuds vers l'analyseur pour détecter les broches. Cette approche fournit une trace mémoire profonde pour les causes de ce problème, et son influence peut avoir un intervalle de temps important. Les analyseurs logiques peuvent mesurer des événements asynchrones de simulation pouvant échapper à la simulation. Par exemple, la fréquence relative d'interaction de deux domaines d'horloge ou plus. L'analyseur logique fournit un puissant déclencheur pour les résultats mesurés et permet d'établir une corrélation temporelle avec d'autres événements système. Les analyseurs logiques traditionnels offrent des modes d'état et de temporisation, permettant une capture des données synchrone ou asynchrone. En mode de temporisation, l'ingénieur concepteur peut observer la relation entre les sauts de signal. Dans le modèle d'état, l'ingénieur concepteur peut observer l'état du bus. Lorsque la valeur du bus de débogage est un chemin de données crucial, le modèle d'état est particulièrement utile. Une mesure efficace en situation réelle nécessite une planification minutieuse. L'utilisation d'un analyseur logique traditionnel pour envisager la mesure principale consiste à configurer le routage du nœud de sortie pour détecter les broches. L'analyseur logique traditionnel ne peut observer que le routage du signal vers les broches. Comme il ne connaît pas le potentiel de débogage du circuit, l'ingénieur concepteur ne peut utiliser que quelques broches pour le débogage. Un nombre de broches aussi réduit pourrait ne pas suffire à fournir une visibilité suffisante et retarder l'achèvement du projet. Maintenir la visibilité interne et réduire le nombre de broches dédiées au débogage lors de la conception d'un multiplexeur de commutation (voir figure 1). Par exemple, lors de la conception d'un circuit FPGA, il peut être nécessaire de visualiser 128 nœuds, ce qui nécessite un suivi de 32 canaux. Dans ce cas, le multiplexeur de conception FPGA peut acheminer 32 nœuds en un temps donné. Pour programmer le multiplexeur, les ingénieurs concepteurs peuvent télécharger le nouveau fichier de configuration, utiliser le JTAG ou acheminer le signal de commutation via la ligne de contrôle du multiplexeur. Lors de la phase de conception, l'insertion du multiplexeur de test doit être soigneusement planifiée. Dans le cas contraire, l'ingénieur concepteur risque d'empêcher l'accès au nœud lors du débogage. Figure 1 : L'insertion du multiplexeur de test permet à l'ingénieur concepteur d'acheminer un sous-ensemble du diagramme de signaux internes pour la trace capturée par l'Agilent 16702B. Le deuxième type de méthode pour le débogage des petits numéros de broches dédiés est le multiplexage temporel (TDM). Le multiplexage TDM est souvent utilisé pour la conception de prototypes, notamment des puces FPGA monoblocs ASIC, utilisées pour le débogage des petits numéros de broches dédiés. La technologie des circuits internes Zui est adaptée aux traitements les plus lents. Supposons qu'un bus 8 bits à 50 MHz (horloge de 20 ns) soit utilisé pour la conception des circuits. L'échantillonnage à 100 MHz est utilisé pour 4 bits de poids faible (10 ns) et 4 bits de poids fort (10 ns) pour le deuxième. Avec seulement quatre broches, il est possible de capturer les huit informations de débogage pendant 20 ns par cycle. Après la capture des traces, la combinaison de quatre captures permet de reconstruire huit traces. Le multiplexage TDM présente également des inconvénients.

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