Basado en el análisis lógico del núcleo del circuito FPGA depuración

Resumen: Basado en el análisis lógico del núcleo de la información de depuración del circuito FPGA generada por un excelente medidor de flujo , el fabricante de medidores de flujo le ofrece una cotización. Con el aumento de la capacidad de los FPGA, la necesidad de herramientas de depuración efectivas se vuelve crucial. Una planificación cuidadosa con anticipación de las capacidades visuales internas permitirá a YanZhiZu adoptar la estrategia de depuración correcta y completar su tarea de diseño más rápidamente. Sé que mi conjunto. Más fabricantes de medidores de flujo eligen el modelo y el precio. Le invitamos a consultar la cotización. Aquí encontrará detalles del artículo sobre depuración del circuito FPGA, basado en el análisis lógico del núcleo. Con el aumento de la capacidad de los FPGA, la necesidad de herramientas de depuración efectivas se vuelve crucial. Una planificación cuidadosa con anticipación de las capacidades visuales internas permitirá a YanZhiZu adoptar la estrategia de depuración correcta y completar su tarea de diseño más rápidamente. "Sé que hay un problema en mi diseño, pero no tengo la capacidad visual interna necesaria para encontrarlos rápidamente". Debido a la falta de visibilidad interna adecuada, la depuración del sistema FPGA puede verse obstaculizada. El uso habitual de la FPGA implica que la capacidad visual de depuración, en su mayor parte, se convierte en un gran problema. Para la visibilidad interna, el ingeniero de diseño debe considerar algunos pines utilizados en la depuración, en lugar de los utilizados realmente en el diseño. ¿Qué herramientas se pueden utilizar para la medición de trazas internas de la FPGA? ¿Qué tecnología disponible fija el número de pines para la capacidad visual interna de Zui? Existen dos tipos de métodos de medición de trazas internas para el ingeniero de diseño de FPGA: 1. El enrutamiento de nodos a pines, mediante el uso del analizador lógico externo tradicional para realizar pruebas. 2. La inserción de un analizador lógico es el núcleo del diseño de la FPGA, a través del JTAG, que guarda la salida de enrutamiento de captura de trazas en la memoria interna de la FPGA. Los desarrolladores de análisis lógico de FPGA desean estar en la etapa inicial del diseño para tomar decisiones importantes y determinar cómo depurar su diseño, consciente o inconscientemente. Para obtener información sobre la visibilidad de la FPGA, el método más común es el uso del analizador lógico, interesado en el enrutamiento interno de los nodos hacia el analizador para detectar pines. Este enfoque proporciona un seguimiento profundo de la memoria en las causas de este problema, y ​​su influencia puede tener un amplio intervalo de tiempo. Los analizadores lógicos pueden medir eventos asincrónicos que escapan a la simulación. Un ejemplo es la frecuencia relativa de interacción de dos o más dominios de reloj. El analizador lógico proporciona un potente disparador para los resultados medidos y puede establecer una correlación temporal con otros eventos del sistema. El analizador lógico tradicional proporciona estado y modo de temporización, por lo que la captura de datos puede ser síncrona o asíncrona. En el modo de temporización, el ingeniero de diseño puede ver la relación entre los saltos de señal. En el modelo de estado, el ingeniero de diseño tiene la capacidad de observar el estado relativo del bus. Cuando el valor del bus de depuración es crucial en la ruta de datos, el patrón de estado es particularmente útil. Una medida efectiva en el mundo real requiere una planificación cuidadosa con antelación. Al usar el analizador lógico tradicional, la medida principal es establecer el enrutamiento del nodo de salida para detectar pines. El analizador lógico tradicional solo puede observar el enrutamiento de la señal al pin. Debido a que se desconoce el potencial dentro del circuito para la depuración de problemas, el ingeniero de diseño solo puede asignar unos pocos pines para la depuración. Un número de pin tan pequeño puede no ser suficiente para proporcionar suficiente capacidad visual, resolver el problema en cuestión para retrasar la finalización de este proyecto. Mantener las capacidades visuales internas, así como reducir el número de pines dedicados a la depuración insertados en el diseño de un tipo de método está en el multiplexor de conmutación (Ver figura 1) 。 Cuando en el diseño FPGA en el circuito, por ejemplo, puede ser necesario mirar dentro de los 128 nodos, lo que requiere un seguimiento de 32 canales. En este caso, se puede realizar en el multiplexor de diseño FPGA, enrutamiento de 32 nodos en un tiempo dado. Para programar el multiplexor, los ingenieros de diseño pueden descargar el nuevo archivo de configuración, usar el JTAG o a través de la línea de control en el multiplexor enrutando la señal del interruptor. En la fase de diseño, debe planificar cuidadosamente la inserción del multiplexor de prueba. De lo contrario, el ingeniero de diseño puede detener el nodo al que no se puede acceder al mismo tiempo que necesita depurar. Figura 1: inserción del multiplexor de prueba para que el ingeniero de diseño tenga la capacidad de enrutar un subconjunto del diagrama de señal interna para la traza capturada por Agilent16702B. El segundo tipo de método de multiplexación por división de tiempo (TDM) se utiliza a menudo para diseñar prototipos de chips FPGA como prototipos ASIC de una sola pieza. El circuito interno de la tecnología Zui es adecuado para procesar los más lentos. Supongamos que se utiliza un bus de 8 bits de 50 MHZ (el reloj es de 20 ns) para la visibilidad necesaria dentro del circuito. Se utiliza un muestreo de 100 MHZ durante el bit bajo 4 de * 10 ns y el bit alto 4 de 10 ns para el segundo muestreo. Con solo cuatro pines, se pueden capturar 20 ns en cada ciclo para los ocho datos de depuración. Tras la captura de la traza, la combinación de cuatro capturas puede reconstruir ocho trazas. La multiplexación TDM también tiene algunas desventajas.

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